什么是電容耦合測試？有什么優(yōu)點

電容耦合測試作為SMT加工中經常用到的測試之一，不僅能查多種IC封裝器件的開路、橋連缺陷，如PLCC、QFP、DIP，還可以發(fā)現組件中非硅元器件中的連接開路。它的原理是：在被測器件上放置一塊金屬片感應器，器件引腳架、金屬片感應器及封裝材料三者就形成一個電容，然后每一個引腳依次加入AC激勵，同時接收耦合到該IC頂部金屬片感應器的感應信號（典型值為8~50mV）。

從IC封裝引線框耦合到檢測板的信號，其大小對連通引腳比開路引腳要大，因此測量到的差值就能判斷是否開路。但為了確定每個器件引腳是否正常連接，必須設定相對應的信號值（也稱閾值），低于閾值就被認為是開路，高于閾值則是正常連接。通常采用一塊已經認定的組件板來獲取實際測試值作為閾值。

電容耦合測試的優(yōu)點

1. 能測試常見IC，如QPC、PLCC、SOIC引腳的開路故障；

2. 編程方便，任何IC不論其大小，復雜程度，編程只需要幾分鐘；

3. 測試編程無需器件信息；

4. 診斷精度到器件的引腳；

5. 不論數字器件還是模擬器件，只要有內部引腳支架即可；

6. 只需要很小的硬件及軟件就能在ICT上應用；

7. 能測鏈接器的開路故障，受PCB布局影響小。

由于這種測試方法是以電容性控頭或傳感器與器件引線框架之間的電容耦合為前提條件的，所以有靜電屏蔽，如金屬蓋以及對于軟包裝板芯片，對倒裝芯片此方法不適用。